快速的规格
Ansys Elevato post LVS RLCk extraction使IC设计师能够准确预测电磁和基板耦合效应，以便在之前“太大而无法分析”的电路上进行签核。提取的模型将被重新标注到原理图或网络列表中，并支持所有电路模拟器。欧洲杯四强竞猜
RLCk提取
电、磁和衬底串扰的寄生模型提取
Ansys Exalto是一个后lvs RLCk提取软件解决方案，通过提取集总元件寄生并生成电、磁和衬底耦合的精确模型，集成电路设计师可以准确捕获设计层次中不同块之间的未知串扰。提高与大多数LVS工具的接口，并可以补充您所选择的RC提取工具。
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非常复杂布局的容量
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与LVS工具的接口
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结果与数字LPE相结合
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点击式交互界面
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电磁耦合模型 -
电源和信号电迁移 -
包括衬底耦合 -
补充RC提取器
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接口与lv -
Back-annotates到网表 -
耦合跨层次结构 -
如果出现这种情况呢
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非常紧凑的型号 -
S参数和RLCk模型
优化高速串行链路的串扰
Nvidia将Ansys Raptor EM分析应用于消除硅上高速串行链路的风险
以前“太大而无法分析”的大型复杂电路现在可以通过Elevato针对硅器件的高速大容量EM建模实现。
射频和高速电路在现代硅系统中的扩散已经将电磁耦合提升到一阶效应，必须对其进行精确建模才能可靠地实现硅的成功。但是，生成适用于电磁耦合分析的精确寄生模型要比传统的RC提取复杂得多。这些电磁模型的大小给模拟器带来了挑战。
Exalto前所未有的能力使您能够轻松地分析极其复杂的布局。它独特的网表缩减方法使输出网表非常紧凑，减轻了任何仿真问题。这使得彻底分析复杂的电磁相互作用成为可能，以前通过昂贵的过度设计和防护带避免了这些相互作用。结果是一个更小，更便宜的设计与更可靠的性能特点。
Elevato通过补充常规提取器工具并与所有LVS工具无缝连接，增强了现有设计流程。
硅上电、磁和衬底串扰的寄生模型提取
Ansys Exalto通过提取集总单元寄生体并生成电、磁和衬底耦合的精确模型来捕获网和分层块之间的未知串扰。Exalto可以对不同层次之间的串扰进行建模，并运行多个“假设”场景，而无需更改原理图。使用“指向和点击”接口，可以很容易地捕获与大型数字总线/控制信号的敏感射频电路中的复杂耦合。一个独特的减少网表的方法减少输出网表超过90%。提高与所有LVS工具的接口，并补充RC提取器与s参数和RLCk的背注部分或完整的设计。
主要特征
提取集总元件寄生并生成大型复杂硅电路电、磁和衬底耦合的精确模型
- 高容量、高速度
- 补充RC提取器
- 高度紧凑型
- 跨层次的耦合
- 接口与lv
- 交互式图形界面
生成适用于交流、谐波平衡和SP分析的无源、因果直流精确S参数模型，以及适用于瞬态、射击和噪声分析的无源、因果、高度紧凑的RLCk网表模型。SPICE格式RLCk网表始终可以模拟。
Ansys Elevato可以提取叠加电感器与底层设备之间的全解析电容耦合。它利用现有的铸造厂特征化的电容器和晶体管的设备内模型，然后将总耦合电容仅集中到设备终端。Elevato具有提取全电容耦合e的能力和速度即使是成千上万的设备。
Ansys Exalto是用Ansys的建模引擎——业内最快的电磁引擎构建的。这意味着，600 um X 400 um高密度7金属层电网的电磁提取需要几分钟;功率放大器中所有螺旋与关键数字线路之间的耦合模型需要几秒钟。
一种独特的网表缩减方法使输出网表非常紧凑，与本机网表相比，元素和节点减少了90%以上。带有添加高频(Lk)选项的传统RC提取器会遇到容量瓶颈，因为输出网络列表太大而无法模拟。
使用不同的关键网络集运行多个“假设”场景，而无需触摸测试台示意图。
Ansys Elevato与第三方LVS工具无缝接口。输出可自动与第三方LPE工具的输出组合。Elevato还支持“提取视图”和“提取网络列表”欧洲杯四强竞猜
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