快速规格
Ansys VeloceRF允许您合成具有多个设备和线的紧密封装的设备，以优化硅平面布置图。在详细布局之前，对任何数量的感应装置之间的耦合进行分析将减少设计尺寸，减少或消除防护环。
电感器和传输线
合成并模型螺旋器件和t线到3nm
Ansys VeloceRF大大缩短了合成和建模复杂螺旋装置和T型线所需的时间，从而缩短了设计周期。编译电感器或变压器的几何结构只需几秒钟，建模和分析只需几分钟。它与领先的EDA平台集成，实例化现成的磁带布局。
-
合成DRC-clean设备
-
欧洲杯四强竞猜得到所有主要铸造厂的支持
-
硅验证
-
降低硅尺寸和成本
-
清洁设备 -
到3海里 -
准确的验证 -
设备形状库
-
多器件耦合 -
使用参数扫描进行优化 -
生成PCells/PyCells -
减小设备尺寸
-
LDE影响包括 -
S参数与RCLk
Ansys VeloceRF大大缩短了合成和建模复杂螺旋装置和T型线所需的时间，从而缩短了设计周期。
电感的尺寸以及电感间的串扰会影响模具的尺寸。Ansys VeloceRF通过使用优化标准和几何约束帮助您设计更小的设备。此外，它还计算任意数量的电感之间的耦合，以更好地优化硅空间，并优化电路环境中的电感。Ansys VeloceRF的参数扫描支持在电路环境中提供了最佳性能欧洲杯四强竞猜解决方案。通过硅验证模型，铸造验证的准确性降低了设计中的风险，有助于消除串扰故障。
Ansys VeloceRF目前支持200多种独特欧洲杯四强竞猜的铸造工艺，并与所有半导体铸造厂（TSMC、UMC、Global foundries、TowerJazz和三星等）的任何3nm以下的工艺合作，包括CMOS、BiCMOS、GaAs、SOS和SOI。该工具与领先的EDA设计平台和任何LVS工具集成。
合成和建模螺旋装置和T型线，用于毫米波设计，长度可达3毫米
AnsysVeloceRF在几分钟内合成并分析毫米波螺旋器件和T型线。它生成DRC/DFM清洁设备，包括填充至3nm。这些设备采用被动、因果S参数和高度紧凑的RLCk网表模型建模，可作为PCells/PYCELL交付，以实现最大的几何灵活性。在上下文中，优化允许通过多个设备和生产线的紧密平面包装以及减少或消除防护环，显著减小模具尺寸。它通过预定义的设备构建块库支持高频，并支持任意数量的感应设备之间的耦合。欧洲杯四强竞猜
主要特征
VeloceRF提供硅上感应设备的综合、建模、分析和优化。
- 硅验证
- 优化平面布局布局
- 减少设备尺寸
- 预定义形状库
- 使用参数化扫描优化性能
- 欧洲杯四强竞猜支持200多种硅技术
单螺旋电感：差动、单端、方形和八角形，带或不带中心抽头。
多螺旋电感：变压器、平衡-不平衡变压器、T型线圈和系列差动变压器。
T型线：屏蔽线、双屏蔽线、带状线、耦合器、合路器和其他类型的准备用胶带固定。
Ansys VeloceRF计算任意数量电感之间的耦合，以更好地优化硅空间。使用VeloceRF，您可以紧固或消除保护环，也可以优化硅地板。
Ansys VeloceRF提供电感参数的参数扫描支持，以在电路环境中提供最佳解决欧洲杯四强竞猜方案。它允许在电感器之间进行独特的耦合分析，以确保消除与串扰相关的故障。
Ansys VeloceRF为毫米波频率的设计提供了经过验证的硅精度。广泛的t线结构支持类似LEGO®的设计方法，包括:微带线、共面波导(欧洲杯四强竞猜屏蔽和双屏蔽)、带状线、45度和90度弯曲、t型结、存根、分支线耦合器、威尔金森分频器等。
Ansys VeloceRF目前支持超过200种独欧洲杯四强竞猜特的代工技术，并可与半导体代工厂的任何工艺(CMOS, BiCMOS, GaAs, SOS, SOI)合作，包括TSMC, UMC, Global foundries, TowerJazz，三星等。VeloceRF支欧洲杯四强竞猜持3nm以下的所有流程节点。它集成了领先的EDA平台和VeloceRF模型，可以结合寄生提取网表。
在全3D网格算法将导体体积分割成小单元之前，Ansys VeloceRF计算布局相关效应（LDE）。3D基板模型允许非常快速和准确地提取分布式RC基板网络。提取的模型非常精确，能够捕捉所有电磁现象，包括电流分布、皮肤和邻近效应。
看看Ansys能为你做什么
看看Ansys能为你做什么
联系我们
请立即与我们联系
